Samsung ha anunciado un avance en el diseño de transistores que podría marcar un antes y un después en la fabricación de chips. La compañía surcoreana ha desarrollado una arquitectura denominada 3D Stacked FET, que consiste en colocar dos tipos diferentes de transistores uno encima del otro en lugar de disponerlos lado a lado, como se ha hecho tradicionalmente.
El cambio puede parecer sencillo sobre el papel, pero implica resolver varios problemas técnicos a la vez: el suministro de energía, la uniformidad durante la fabricación y las interferencias eléctricas entre capas. Según Samsung, su equipo ha conseguido superar estos obstáculos, lo que abre la puerta a chips más pequeños, más densos y con un rendimiento notablemente superior al de las soluciones actuales.
Una propuesta destacada en el Simposio VLSI 2026
Samsung Electronics presentó esta tecnología en un artículo titulado «Primera demostración de transistores FET apilados en 3D con paso de puerta de 42 nm que incorporan canales de nanohojas apiladas triples para aplicaciones lógicas avanzadas», expuesto en el Simposio VLSI 2026.
El trabajo no pasó desapercibido entre la comunidad técnica: fue seleccionado como el mejor artículo entre más de mil propuestas presentadas, con una puntuación de 8,29 sobre 10. Además, se incluyó entre los aspectos técnicos más destacados de la conferencia y apareció en el kit de prensa oficial del evento, lo que da una idea del interés que ha generado dentro de la industria de semiconductores.
El Simposio VLSI es uno de los foros técnicos de referencia en el sector, donde investigadores, científicos e ingenieros comparten avances relacionados con la integración a muy gran escala y las tecnologías que definirán los próximos nodos de fabricación.
Por qué los transistores apilados son la siguiente frontera
Durante décadas, la fabricación de semiconductores ha avanzado reduciendo el tamaño de los transistores para encajar más unidades en la misma superficie de silicio. Esta estrategia ha permitido mejorar tanto el rendimiento como la eficiencia energética de los chips, pero tiene un límite físico: llega un punto en el que ya no se puede seguir reduciendo el tamaño de cada transistor individual sin que aparezcan problemas eléctricos.
A lo largo de los años, las arquitecturas han ido evolucionando: de los transistores planares se pasó a los FinFET y, más recientemente, a los transistores de compuerta envolvente (GAA). Pese a estos cambios, los transistores se han seguido colocando, en su mayoría, uno junto a otro sobre un mismo plano bidimensional.
La propuesta de Samsung rompe con ese esquema. Su arquitectura apila verticalmente dos tipos de transistores, de tipo n y de tipo p, lo que reduce de forma significativa el espacio necesario dentro del chip. En lugar de seguir achicando cada componente, la compañía propone aprovechar mejor el espacio vertical.
Cómo ha resuelto Samsung los principales desafíos
Apilar transistores en vertical no es trivial. Samsung explica que ha abordado los problemas asociados a esta arquitectura mediante tres soluciones concretas:
- El uso de canales de nanohojas apiladas en triple capa, que garantizan un flujo de corriente suficiente a través de una estructura mucho más compacta.
- La aplicación de tecnología avanzada de crecimiento epitaxial, que permite crear capas lisas y sin defectos para que las señales eléctricas circulen de forma estable.
- El desarrollo de una estructura aislante denominada Aislamiento Dieléctrico Medio (MDI), encargada de separar ambas capas de transistores sin afectar a su rendimiento.
Con estas tres piezas, la compañía asegura haber conseguido una arquitectura funcional y estable, no solo un concepto teórico.
Un paso de puerta de 42 nm como prueba de concepto
Samsung ha demostrado esta tecnología utilizando un paso de puerta de 42 nm, una medida que indica la distancia entre las puertas de transistores adyacentes. Este resultado es relevante porque sugiere que la arquitectura FET apilada en 3D podría aplicarse a los nodos de fabricación más avanzados que existen actualmente en la industria.
La compañía también ha evaluado la uniformidad de la tecnología, comparando las características eléctricas de varias estructuras dentro de una misma oblea. Según los resultados obtenidos, las propiedades se mantuvieron consistentes entre las distintas muestras analizadas, lo que refuerza la viabilidad de fabricar esta arquitectura a mayor escala.
Qué supondría este cambio para los chips del futuro
Si esta tecnología llega a producirse a gran escala, supondría un cambio de fondo respecto a los diseños planares que han dominado la industria durante años: el salto hacia una arquitectura de transistores verdaderamente tridimensional. Este enfoque podría traducirse en chips con una densidad de transistores mucho mayor, un mejor rendimiento general y una eficiencia energética superior a la de las soluciones actuales basadas en GAA.
Por el momento, Samsung no ha facilitado una fecha concreta sobre cuándo podría comercializarse esta tecnología ni cuándo llegaría a utilizarse en productos de fabricación en masa. Se trata, de momento, de una demostración técnica que sienta las bases de lo que podría ser la próxima gran transición en el diseño de semiconductores, en un terreno donde fabricantes como Samsung, TSMC e Intel compiten por liderar los nodos de proceso más avanzados.
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